1. При IrqEna=0 вывод на ЦАП происходит из внутренного FIFO буфера DSP без подкачки новых данных из РС. Для подкачки же данных следует использовать IrqEna=1. Могу выслать консольный  пример.
2. Штатными методами синхронизировать вывод на ЦАП и ТТЛ не получится. Только путём изменения LBIOS.

1. При IrqEna=0 вывод на ЦАП происходит из внутренного FIFO буфера DSP без подкачки новых данных из РС - этот вариант меня полностью устраивает! Сигналы стоят, как вкопанные!

2. Эти изменения биоса сделать проблематично?

1. Рад за Вас.
2. Всё зависит от алгоритма...

алгоритм такой:
С запуском ЦАП на TTL-4 выставляется 0. Это просто. А вот дальше. Срабатывает АЦП, и по окончании его работы на TTL-4 выставляется 1. То есть, данные на TTL меняются в начале каждого кадра. В данный момент я попытался это реализовать, но получается, что на TTL сигнал меняется очень медленно, раз в несколько кадров, да еще и плавает по времени, как попало.

1. Судя по фразе "срабатывает АЦП, и по окончании его работы на TTL-4 выставляется 1" изменения на цифровом выходе происходит в конце каждого кадра. Или всё же "в начале каждого кадра"? Поподробнее.
2. Что значит "данные на TTL меняются"? Toggle bit?

1. В принципе, изменения должны происходить именно в начале каждого кадра. Просто я сейчас пытался менять данные после обработки АЦП, но должного результата не получилось.
2. Данные на TTL будут меняться по сложному алгоритму, но ОБЯЗАТЕЛЬНО в начале кадра. В зависимости от полученных данных на АЦП, будут подаваться данные на определенный TTL. Значения будут от 8 до 15. Первые три TTL линии используются как коммутатор, поэтому на них будут перебираться все возможные комбинации. 4 линия работает по своему алгоритму.

Если изменять TTL линии необходимо именно после прихода очередного синхроимпульса, то следует модифицировать обработчик прерывания для SPORT1 Transmit (файл L783.DSP).